近日，據(jù)國外媒體報道，三星電子采用全環(huán)繞柵極晶體管架構(gòu)的3nm制程工藝，已在6月30日開始初步生產(chǎn)芯片，所代工的首批晶圓，在7月25日正式發(fā)貨。在3nm制程工藝開始量產(chǎn)之后，三星電子芯片制程工藝研發(fā)的重點，就將集中在更先進的2nm制程工藝上。ijYesmc
對于三星電子的2nm制程工藝，有外媒在報道中稱，他們正計劃將背面供電網(wǎng)絡(luò) (BSPDN) 這一技術(shù)，用于2nm制程工藝。ijYesmc
從外媒的報道來看，三星的研究員Park Byung-jae，在上周的SEDEX 2022上就介紹了這一技術(shù)，他表示在晶圓代工方面，技術(shù)從高k金屬柵極平面FET發(fā)展到FinFET（鰭式場效應(yīng)晶體管），再到MBCFET（多橋通道場效應(yīng)晶體管），現(xiàn)在則是BSPDN。ijYesmc
不過，與10nm制程工藝開始采用的FinFET和3nm制程工藝開始采用的MBCFET技術(shù)不同，背面供電網(wǎng)絡(luò)并不是晶體管架構(gòu)技術(shù)，它是將供電網(wǎng)絡(luò)從前端移動移到后端的技術(shù)，利用芯片的背面。ijYesmc
背面供電網(wǎng)絡(luò)技術(shù)，最初是在2019年作為一種概念推出的，而在2021年，公開的一篇有關(guān)2nm制程工藝技術(shù)的論文中，引用了這一技術(shù)。ijYesmc
論文的數(shù)據(jù)表明，同當(dāng)前普遍的供電網(wǎng)絡(luò)布局方式相比，采用背面供電網(wǎng)絡(luò)技術(shù)的2nm制程工藝，可使芯片的性能提升44%，能效提升30%。論文還指出，將供電網(wǎng)絡(luò)等功能移至芯片的背面，能解決僅使用正面造成的布線堵塞問題。ijYesmc
三星2nm工藝的量產(chǎn)時間預(yù)計在2025年，時間點與臺積電量產(chǎn)2nm工藝差不多，而且很可能在技術(shù)上領(lǐng)先后者，因為臺積電的2nm工藝在晶體管密度上提升只有10%。ijYesmc
責(zé)編：Editordan
