三星電子宣布已開始其 3nm 工藝節(jié)點(diǎn)的初始芯片生產(chǎn)，該節(jié)點(diǎn)采用環(huán)柵 (GAA) 晶體管架構(gòu)。三星首次實(shí)施的 GAA 技術(shù)多橋 C 通道 FET (MBCFET) 突破了 FinFET 的性能限制，通過降低電源電壓水平來提高功率效率，同時通過增加驅(qū)動電流能力來提高性能，韓國表示科技公司。lu4esmc
三星表示，它正在開始將納米片晶體管與半導(dǎo)體芯片一起用于高性能、低功耗計算應(yīng)用，并計劃擴(kuò)展到移動處理器。lu4esmc
“隨著我們在將下一代技術(shù)應(yīng)用于制造業(yè)（例如代工行業(yè)的第一個高 K 金屬柵極、FinFET 以及 EUV）方面繼續(xù)展示領(lǐng)先地位，三星迅速發(fā)展。我們尋求通過世界上第一個 3nm 工藝?yán)^續(xù)保持這種領(lǐng)先地位與 MBCFET 合作，”三星電子總裁兼代工業(yè)務(wù)負(fù)責(zé)人 Siyoung Choi 表示。“我們將繼續(xù)在有競爭力的技術(shù)開發(fā)中積極創(chuàng)新，并建立有助于加速實(shí)現(xiàn)技術(shù)成熟的流程。”lu4esmc
最大化 PPA 的設(shè)計技術(shù)優(yōu)化
三星表示，其專有技術(shù)使用具有更寬通道的納米片，與使用具有更窄通道的納米線的 GAA 技術(shù)相比，可以實(shí)現(xiàn)更高的性能和更高的能源效率。利用 3nm GAA 技術(shù)，三星將能夠調(diào)整納米片的通道寬度，以優(yōu)化功耗和性能，以滿足各種客戶需求。lu4esmc
此外，GAA 的設(shè)計靈活性對于設(shè)計技術(shù)協(xié)同優(yōu)化 (DTCO) 非常有利，有助于提升功耗、性能、面積 (PPA) 優(yōu)勢。與5nm工藝相比，第一代3nm工藝相比5nm可以降低高達(dá)45%的功耗，提升23%的性能，減少16%的面積，而第二代3nm工藝是為了降低功耗高達(dá)到 50%，性能提高 30%，面積減少 35%，三星表示。lu4esmc
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