臺積電(TSMC)的3納米(nm)制程節(jié)點象征最后一代基于FinFET制造的制程技術(shù)，因為該代工廠的2nm制程節(jié)點將采用納米片(nanosheet)，或稱為環(huán)繞式柵極(GAA)晶體管。全球代工巨擘臺積電在日前舉行的2023年北美技術(shù)論壇(2023 North America Technology Symposium)中提供關(guān)于3nm芯片制程節(jié)點的最新信息，并為2nm節(jié)點增加兩個變化版本，英特爾能否迎頭趕上？ZR9esmc

關(guān)于目前正生產(chǎn)中的基準(zhǔn)3nm節(jié)點N3，以及將于2023年下半年推出的增強(qiáng)版N3E的細(xì)節(jié)，已于去年公布。N3節(jié)點配備多達(dá)25個極紫外光(EUV)層，同時在其中一些層上使用雙重圖案，以促進(jìn)比臺積電N5制程節(jié)點更高的邏輯和SRAM晶體管密度。ZR9esmc

另一方面，N3E利用多達(dá)19層EUV，而且無需仰賴EUV雙重圖案，從而降低了制造的復(fù)雜性和成本。然而，雖然N3E提供了更寬的制程窗口和更好的產(chǎn)量，但它所提供的邏輯密度比N3低。因此，它對于旨在提高密度和面積的芯片設(shè)計的吸引力較小。ZR9esmc

現(xiàn)在，臺積電正為其N3開發(fā)藍(lán)圖增加新的變化版本，以進(jìn)一步豐富3nm制程技術(shù)，從而滿足芯片設(shè)計者的不同需求。以下簡要概述臺積電在加州圣克拉拉舉行技術(shù)論壇中所發(fā)布的三個節(jié)點： N3P、N3X和N3AE。ZR9esmc

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圖1：3nm制造節(jié)點可分為一系列多樣化的制程節(jié)點，以滿足各種芯片需求。(來源：TSMC)ZR9esmc

N3P制程節(jié)點

N3P是對N3E的改進(jìn)版本，透過調(diào)整其掃描儀的光學(xué)性能，從而降低功耗、增強(qiáng)性能和密度。換句話說，它是N3E的光學(xué)微縮版，在相同的漏電情況下提供5%的速度，在相同的速度下降低5-10%的功率以及更高1.04倍的芯片密度。ZR9esmc

N3P的關(guān)鍵目標(biāo)在于透過在N3E的基礎(chǔ)上改進(jìn)晶體管特性，從而優(yōu)化晶體管密度。臺積電聲稱，對于混合芯片設(shè)計來說，這種3nm將使晶體管密度提高4%。這種混合芯片一般是由50%的邏輯、30%的SRAM和20%的模擬電路組成。N3P預(yù)計成為臺積電最受歡迎的N3節(jié)點之一，預(yù)計將于2024年下半年推出。ZR9esmc

N3X制程節(jié)點

N3X是為CPU和GPU等高性能運算(HPC)裝置量身打造的，提供比N3P高至少5%的頻率速度。雖然能夠承受更高電壓，但該節(jié)點使IC設(shè)計者能夠提高頻率速度，以換取更高的整體泄漏。據(jù)臺積電表示，N3X將支持約1.2V的電壓，這對3nm芯片制造制程來說是相當(dāng)高的。ZR9esmc

N3X專為高性能運算(HPC)處理器量身打造，是聚焦于性能的先進(jìn)制程節(jié)點。漏電并不是HPC處理器最重要的關(guān)注點。這些處理器通常用于服務(wù)器級的硬件，并具有強(qiáng)大的冷卻系統(tǒng)。盡管如此，芯片設(shè)計者也必須致力于控制這些耗電的處理器。ZR9esmc

同樣值得注意的是，N3X將提供與N3P相同的晶體管密度，其關(guān)鍵的價值主張是為HPC應(yīng)用優(yōu)先考慮性能和最高頻率頻率。據(jù)臺積電消息來源表示，N3X將在2025年量產(chǎn)。根據(jù)業(yè)界消息來源，英特爾(Intel)的Celestial GPU將是首批使用N3X制造節(jié)點的產(chǎn)品之一。ZR9esmc

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圖2：N3P和N3X節(jié)點分別在芯片密度和更高電壓容限方面提供多樣化制程。(來源：TSMC)ZR9esmc

N3AE制程節(jié)點

N3AE或 “Auto Early “在先進(jìn)的芯片制程技術(shù)上實現(xiàn)了汽車應(yīng)用。它提供基于N3E的汽車工藝制程設(shè)計套件(PDK)，并將于2023年推出。完全符合汽車標(biāo)準(zhǔn)的N3AE制程將在2025年量產(chǎn)。ZR9esmc

臺積電在2023年北美技術(shù)論壇上并提供了2nm芯片制程(N2)細(xì)節(jié)，N2有望在2025年投產(chǎn)。臺積電并將在2026年為其N2技術(shù)增加兩個變化版本：具有背面供電的N2P和用于HPC的N2X。ZR9esmc

N2及其變化版本將是臺積電第一個采用GAA晶體管——臺積電稱之為納米片(nanosheet)晶體管的制造節(jié)點，以提高邏輯、SRAM和模擬電路的性能、能源效率和晶體管密度。GAA技術(shù)有利于降低漏電電流，因為通道的四面都由柵極環(huán)繞。此外，GAA晶體管提高了調(diào)整通道寬度的能力，以獲得更高的性能或更低的功耗。ZR9esmc

在今年的技術(shù)論壇上，臺積電聲稱其新的納米片晶體管已能滿足80%的目標(biāo)性能規(guī)格，而256-Mb SRAM的平均良率目前達(dá)50%以上，而臺積電也還有兩年時間來提高這些數(shù)字。ZR9esmc

據(jù)臺積電稱，N2將在與N3相同的功率下提供10%至15%的性能，或在相同的頻率下降低25%至20%的功率。臺積電并聲稱，對于混合芯片—包括邏輯、SRAM和模擬—N2將比N3E實現(xiàn)更高15%的密度。ZR9esmc

雖然關(guān)于臺積電N2技術(shù)的細(xì)節(jié)已經(jīng)流傳一段時間了，但此次技術(shù)論壇上針對N2制造節(jié)點宣布了兩個新版本，將這一先進(jìn)制造技術(shù)延伸到2026年。臺積電在2020年開始研究2nm芯片制造制程，過去幾年來也持續(xù)不懈地追求這一尖端的芯片制造技術(shù)。ZR9esmc

關(guān)于N2制程節(jié)點的變化版——N2P和N2X，預(yù)計將在2026年投產(chǎn)，而在采用這些節(jié)點制造的芯片可望在2027年出現(xiàn)。ZR9esmc

N2P制程節(jié)點

不久前，當(dāng)臺積電宣布采用納米片設(shè)計的N2生產(chǎn)計劃時，即宣誓要在未來的版本中晶背供電源技術(shù)；該2nm制程版本被命名為N2P。它就像英特爾的PowerVia和三星的BSPDN制程技術(shù)一樣，將晶體管夾在電源傳輸網(wǎng)絡(luò)和訊號網(wǎng)絡(luò)之間，以提高晶體管性能并降低功耗。ZR9esmc

晶背供電技術(shù)將電源軌移到芯片背面以解耦I(lǐng)/O和電源布線，解決了諸如后端制程(BEOL)通孔電阻升高的挑戰(zhàn)。因此，當(dāng)芯片制造商持續(xù)致力于芯片供電傳輸電路中的電阻問題時，晶背供電傳輸增強(qiáng)了晶體管的性能、降低其功耗，并消除了數(shù)據(jù)和電源連接之間的一些潛在干擾。ZR9esmc

據(jù)應(yīng)用材料(Applied Materials)估計，晶背供電技術(shù)讓邏輯單元面積減少20%至30%。盡管臺積電并未提供關(guān)于N2P技術(shù)的任何細(xì)節(jié)，但發(fā)表在AnandTech上的一份報告聲稱，晶背供電軌可以實現(xiàn)兩位數(shù)的晶體管密度改進(jìn)以及個位數(shù)的效率提升。ZR9esmc

N2X制程節(jié)點

臺積電也在準(zhǔn)備N2X，這是針對HPC裝置的制程，如高階CPU和GPU等HPC需要更高的電壓和頻率速度。N2X將在N2P之后出現(xiàn)，因此關(guān)于這種用于HPC應(yīng)用的N2變化版的信息目前還很有限。ZR9esmc

英特爾可能迎頭趕上？

值得一提的是，英特爾在其20A制程上的2nm制造制程也遵循類似的發(fā)展軌跡，即采用了晶背供電技術(shù)。英特爾計劃在2024年底將其2nm PowerVia制程節(jié)點推向量產(chǎn)，如果這家位于加州圣克拉拉的芯片制造商能夠成功執(zhí)行這一計劃，它將在實施晶背供電傳輸?shù)母傎愔谐芭_積電近兩年。ZR9esmc

然而，考慮到英特爾在執(zhí)行先進(jìn)制程節(jié)點方面的發(fā)展記錄，以及其于獲得ASML最新的EUV微影設(shè)備方面的挑戰(zhàn)，能不能做到這一點仍有待觀察。盡管如此，除了三星，臺積電在納米競賽中也出現(xiàn)了第二家競爭對手。ZR9esmc

(原文發(fā)表于ASPENCORE旗下EDN美國版，參考鏈接：TSMC upends 3-nm roadmap with three new nodes；TSMC adds two variants to 2-nm node, will Intel catch up?，by Majeed Ahmad；編譯：Susan Hong )ZR9esmc