據(jù)臺積電此前介紹,相較于5nm制程,3nm制程的邏輯密度將增加約70%,在相同功耗下速度提升10-15%,或者在相同速度下功耗降低25-30%。5Wqesmc
臺積電3納米芯片可用于新產(chǎn)品設(shè)計,包括基礎(chǔ)IP構(gòu)建塊,112G XSR SerDes(串行器/解串行器)、Long Reach SerDes、PCIe Gen 6 PHY/CXL 3.0 SerDes和240 Tbps并行芯片到芯片互連等。5Wqesmc
照Marvell所說,SerDes和并行互連充當高速通道,用于chiplet芯片或矽組件間交換數(shù)據(jù)。與2.5D和3D封裝一起,這些技術(shù)將消除系統(tǒng)級瓶頸,以推動最復雜的半導體設(shè)計。此外,因超大規(guī)模資料中心機架可能包含數(shù)以萬計的SerDes鏈路,SerDes還有助減少引腳、走線和電路板空間,降低成本。5Wqesmc
官方數(shù)據(jù)顯示,新的并行芯片到芯片互連,可達成高達240Tbps聚合數(shù)據(jù)傳輸,比多芯片封裝可用替代方案快45%。換言之,互連傳輸速率相當于每秒下載萬部高清電影,盡管距離只有幾毫米或更短。Marvell將SerDes和互連技術(shù)整合至其旗艦硅解決方案中,包括Teralynx開關(guān),PAM4和相干DSP,Alaska以太網(wǎng)物理層(PHY)設(shè)備、OCTEON處理器、Bravera儲存控制器、Brightlane汽車以太網(wǎng)芯片組和定制化ASIC等。轉(zhuǎn)向3納米可降低芯片和計算系統(tǒng)的成本和功耗,同時保持訊號完整性和性能。5Wqesmc
責編:Momoz