以新結(jié)構(gòu)、材料和三維化再續(xù)“摩爾定律”壽命  

從上世紀(jì)開始，關(guān)于“摩爾定律”達(dá)到極限的傳言就開始了。但是，imec為了延續(xù)“摩爾定律”，致力于通過精細(xì)化來提高集成度。并且截止2020年，摩爾定律已經(jīng)持續(xù)了50年。今后，繼續(xù)維持摩爾定律的關(guān)鍵除了超精細(xì)化以外，還有引入新的器件結(jié)構(gòu)、新材料、改進(jìn)芯片內(nèi)晶體管層疊、芯片層疊的三維化的方式。IAaesmc

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半導(dǎo)體芯片上搭載的晶體管數(shù)量過去50年間的變遷，摩爾法則始終延續(xù)，來源：imecIAaesmc

著眼于1nm以下的工藝研究超小型化技術(shù)  

首先，作為向二維超小型化的努力，imec 現(xiàn)在提出了邏輯半導(dǎo)體工藝和器件的長期路線圖，著眼于未來 10 年。到目前為止，微細(xì)化的指標(biāo)以1nm刻度顯示，但是2025年以后成為埃（A）表示的時代，2025年意味著“A14”（14埃=1.4nm），2027年“A10”（10埃＝1nm），2029年“A7”（7埃＝0.7nm）示出了邏輯半導(dǎo)體過程/裝置實用化的路線圖。IAaesmc

這類似于英特爾在2021年7月公布的專有邏輯工藝路線圖（英特爾在2024年2nm的意思是“Intel 2”，2025年的意思是18Å。我們要向“Intel 18A”邁進(jìn)，趕上臺積電，臺積電在這方面處于領(lǐng)先地位小型化）。imec 展示的邏輯器件路線圖被描述為 Industry Timeline，它表示先進(jìn)半導(dǎo)體公司開始生產(chǎn)的年份。IAaesmc

另一方面，imec 有一項長期研究政策，即開發(fā)比此類先進(jìn)半導(dǎo)體公司處理生產(chǎn)的工藝領(lǐng)先幾代的工藝。換句話說，imec 已經(jīng)開始開發(fā)工藝和材料，以實現(xiàn)設(shè)備小型化到 1 nm 或更小。 委托imec進(jìn)行研究的世界先進(jìn)的半導(dǎo)體企業(yè)、裝置、材料制造商一起派遣了多個技術(shù)人員、研究人員到比利時的imec校區(qū)進(jìn)行研究合作。IAaesmc

以前，這些邏輯工藝小型化的數(shù)值表示MOS晶體管的最小加工尺寸、最小線寬、柵極長度等，但現(xiàn)在每個公司都有自己的小型化程度的表示。實際上，集成電路中沒有任何地方可以指示其長度。因此，在臺積電中，符號不包括長度單位，例如以前的“Nx”（例如N4而不是4nm），以及Intel最近的“Intel x”（例如Intel 4而不是4nm）。IAaesmc

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圖一  Imec 的邏輯處理器件小型化路線圖。時間軸與先進(jìn)半導(dǎo)體公司的生產(chǎn)開始年份一致。IAaesmc

例如，圖1所示的PP表示多晶硅布線間距的實際長度（nm），MP表示第一級金屬布線層的間距的實際長度（nm）。如上所述，顯示邏輯裝置精細(xì)化的各公司都分散的指標(biāo)比布線間距小得多。IAaesmc

不同世代變化的晶體管結(jié)構(gòu) 

邏輯裝置中的晶體管的結(jié)構(gòu)隨著長年的平面結(jié)構(gòu)的精細(xì)化而被置換為FinFET結(jié)構(gòu)，但是在臺積電和英特爾中，2nm以下將采用GAA（Gate-Al-Around）納米板層疊結(jié)構(gòu)。英特爾稱之為RibbonFET。另外，在其他公司之前，Samsung還宣布在3nm采用GAA納米片層疊結(jié)構(gòu)。IAaesmc

imec在14埃節(jié)點中，提出用于形成CMOS的叉片結(jié)構(gòu)，繼續(xù)進(jìn)行開發(fā)。在10的A中，采用CFET結(jié)構(gòu)來構(gòu)成CMOS。IAaesmc

CFET 結(jié)構(gòu)可以進(jìn)一步最大化有效溝道寬度，其中 n 極和 p 極堆疊在彼此頂部，可以進(jìn)一步減小單元面積，擴(kuò)大溝道寬度，推動標(biāo)準(zhǔn)單元到 4T 及以下。IAaesmc

在1nm（10埃）節(jié)點或節(jié)點以下，預(yù)定采用使用1～數(shù)原子層厚度的2D材料形成信道的“原子通道”。順便說一下，imec所指的2D材料是由半導(dǎo)體單層過渡金屬二硫?qū)倩铩⒒瘜W(xué)式MX2所表示的材料。其中，M是鉬（Mo）和鎢（W）等過渡金屬元素。X是硫（S）、硒（Se）、碲（Te）等硫族元素（16族元素）。imec表示，采用2D材料和高NA EUV，開辟了超過1nm的工藝開發(fā)之路。IAaesmc

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圖2 晶體管結(jié)構(gòu)的變化預(yù)測。IAaesmc

NA EUV 光刻有望在3年內(nèi)量產(chǎn)嗎  

接下來揭示EUV光刻今后的路線圖。IAaesmc

在2nm工藝中，使用延續(xù)7nm、5nm、3nm的第四代EUV光刻進(jìn)行多模式化，14A在其延長線上。但是，從10埃開始，預(yù)計采用NA=0.55的高NAEUV光刻而不是以往的NA=0.33的EUV。imec 正與 ASML 合作開設(shè)一個聯(lián)合高 NA 實驗室，在該實驗室中將構(gòu)建高 NA 系統(tǒng)，連接到涂層和開發(fā)軌道，并配備計量設(shè)備。IAaesmc

除了精細(xì)化之外，還需要3D集成  

集成電路中晶體管的數(shù)量通過垂直堆疊在平面上排列的晶體管而增加，但是通過采用3D堆疊的方式，可以進(jìn)一步增加晶體管數(shù)量。這就是臺積電在日本開設(shè) 3DIC 研究中心的原因。IAaesmc

在imec，我們比工業(yè)世界提前5到8年進(jìn)行研究，我們正在與大量合作伙伴公司共同推動此類研究，以加快工業(yè)世界的實現(xiàn)。imec比產(chǎn)業(yè)界早5~8年進(jìn)行研究，以早日實現(xiàn)產(chǎn)業(yè)界為目標(biāo)，與多家合作企業(yè)共同推進(jìn)這項研究。IAaesmc

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圖3 半導(dǎo)體公司和imec 3D布線密度的過去趨勢和未來預(yù)測IAaesmc

啟動可持續(xù)半導(dǎo)體技術(shù)，降低環(huán)境碳負(fù)荷 

最近，在ITF Japan 2021上報告了imec作為新的研究主題啟動了“可持續(xù)的半導(dǎo)體技術(shù)和系統(tǒng)”。該程序預(yù)測半導(dǎo)體芯片制造技術(shù)（電能、化學(xué)品、材料、超純水、氣體等的消耗）對環(huán)境的影響，并提供具體可靠的模型和詳細(xì)的碳排放量。通過足跡分析，旨在減少IC制造過程中的環(huán)境負(fù)荷。imec期待制造設(shè)備、材料供應(yīng)商、代工廠等半導(dǎo)體廠商參與研究，但最近，隨著半導(dǎo)體無晶圓廠和半導(dǎo)體用戶蘋果的參與，全球脫碳可以說得到了業(yè)界的認(rèn)可作為一項表明對（碳中和）高度關(guān)注的倡議。IAaesmc

另外，imec還表示，通過這一舉措，將支援全球半導(dǎo)體供應(yīng)鏈整體削減碳足跡。IAaesmc