4月27日，TSMC臺積電(TWSE：2330)在官網(wǎng)發(fā)布信息稱，該廠商在2023 年北美技術(shù)研討會上展示了其最新的技術(shù)發(fā)展，包括 2nm 技術(shù)的進展及其行業(yè)領(lǐng)先的 3nm 技術(shù)的新成員系列，提供一系列經(jīng)過調(diào)整以滿足不同客戶需求的流程。其中包括 N3P，一種增強的 3nm 工藝，可實現(xiàn)更好的功率、性能和密度;N3X，一種為高性能計算 (HPC) 應用量身定制的工藝，以及 N3AE，可在最先進的硅技術(shù)上盡早啟動汽車應用。SDfesmc

　　臺積電在研討會上強調(diào)的關(guān)鍵技術(shù)包括：SDfesmc

　　更廣泛的3nm 產(chǎn)品組合：N3P、N3X 和 N3AE——隨著 3nm 技術(shù)現(xiàn)已通過 N3 工藝量產(chǎn)，增強型 N3E 版本將于今年問世，臺積電正在為路線圖添加新的變體以滿足客戶的多樣化需求。SDfesmc

• N3P計劃于2024年下半年投入生產(chǎn)，在相同泄漏情況下速度提高5%，在相同速度下功耗降低5-10%，芯片密度提高1.04倍，為N3E提供了額外的推動。
• N3X優(yōu)先考慮高性能計算應用的性能和最大時鐘頻率，在驅(qū)動電壓為1.2V時，速度比N3P高出5%，芯片密度與N3P相同，將于2025年進入量產(chǎn)階段。
• N3AE，或“Auto Early”，將于今年推出，提供基于N3E的汽車工藝設(shè)計套件(pdk)，并允許客戶在3nm節(jié)點上推出汽車應用的設(shè)計，從而在2025年實現(xiàn)完全符合汽車標準的N3A工藝。

　　2nm技術(shù)取得穩(wěn)步進展——臺積電采用納米片晶體管的2nm技術(shù)的開發(fā)在產(chǎn)量和器件性能方面都取得了穩(wěn)步進展，并有望在2025年投產(chǎn)。在相同功率下，它將比N3E提供高達15%的速度提升，在相同速度下提供高達30%的功率降低，并且芯片密度大于1.15倍。在相同功率下，它將比N3E提供高達15%的速度提升， 在相同速度下功耗降低高達 30%，芯片密度提高超過 1.15 倍。SDfesmc

　　利用N4PRF突破CMOS射頻技術(shù)的局限性——除了2021宣布的N6RF技術(shù)之外，臺積電正在開發(fā)N4PRF，這是業(yè)界最先進的CMOS射頻科技，用于數(shù)字密集型射頻應用，如WiFi 7 RF SoC。與N6RF相比，在相同速度下，N4PRF將支持1.77倍的高邏輯密度和45%的低邏輯功率。SDfesmc

　　TSMC 3DFabric™先進封裝和硅堆疊——TSMC3DFabric 系統(tǒng)集成技術(shù)的主要新發(fā)展包括：SDfesmc

　　先進封裝-為了支持HPC 應用在單個封裝中容納更多處理器和內(nèi)存的需求，臺積電正在開發(fā)具有高達6倍線尺寸(~5,000mm2) RDL中間層的芯片上晶圓基板(CoWoS)解決方案，能夠容納12層HBM內(nèi)存。 3D芯片堆疊-臺積電宣布其集成芯片系統(tǒng)(SoIC)解決方案的微凸版SoIC- p，為3D芯片堆疊提供了一種經(jīng)濟有效的方式。 SoIC-P 補充了 TSMC 現(xiàn)有的用于高性能計算 (HPC) 應用的無擾動解決方案，這些解決方案現(xiàn)在稱為 SoIC-X。 設(shè)計支持-臺積電推出3Dblox™ 1.5，是其開放標準設(shè)計語言的最新版本，旨在降低3D IC設(shè)計的障礙。三維blox™ 1.5增加了自動凸點合成，幫助設(shè)計師處理具有數(shù)千個凸點的大型模具的復雜性，并有可能將設(shè)計時間縮短數(shù)月。SDfesmc