FPGA供應(yīng)商爭搶技術(shù)制高點的戰(zhàn)火也延燒到了只有少數(shù)業(yè)內(nèi)大牌半導(dǎo)體供應(yīng)商（如TI、英特爾和高通）才玩得起的28nm工藝節(jié)點，繼2月初Altera率先宣布即將推出28nm FPGA之后不到一個月，賽靈思（Xilinx）也在全球公開披露了其正在開發(fā)中的28nm超高端FPGA技術(shù)，即采用HKMG（高介電層金屬閘）高性能低功耗工藝降低了50%以上的總體功耗、采用可擴展的統(tǒng)一架構(gòu)以降低客戶開發(fā)及部署成本、以及采用創(chuàng)新的軟件工具額外再降低20%的功耗。 與標準的高性能28nm工藝技術(shù)相比，HKMG高性能低功耗工藝技術(shù)可使得FPGA的靜態(tài)功耗降低50%。此外，Xilinx還利用架構(gòu)的創(chuàng)新（即選擇更合適的晶體管和多柵極氧化層技術(shù)）降低動態(tài)功耗。這兩大措施使得賽靈思可向客戶交付業(yè)界功耗最低的FPGA，它比前代Spartan-6 FPGA器件的總功耗還減少了50%。與此同時，新一代開發(fā)工具通過創(chuàng)新的門時鐘管理技術(shù)可將動態(tài)功耗降低20%。而對賽靈思業(yè)界領(lǐng)先的部分重配置技術(shù)的增強，將幫助設(shè)計人員進一步降低33%的系統(tǒng)成本。 而根據(jù)Altera，其28nm FPGA采用的三大創(chuàng)新技術(shù)是：嵌入式HardCopy模塊、部分重新配置新方法以及嵌入式28Gbps收發(fā)器。優(yōu)勢是，可在不增加密度、功耗的前提下，顯著將系統(tǒng)帶寬提高至400G。也就是說，Altera只強調(diào)了Serdes性能的提高，其功耗并沒有實現(xiàn)明顯的降低。這說明Altera可能采用了標準的高性能28nm工藝技術(shù)。 Xilinx資深副總裁兼亞太區(qū)執(zhí)行總裁湯立人表示：“高K工藝是未來必然的發(fā)展趨勢?！辈贿^，他不愿立即透露其即將推出的28nm FPGA中是否也將實現(xiàn)28Gbps的高速收發(fā)器，只表示2個月后的產(chǎn)品發(fā)布會將會披露更多的產(chǎn)品細節(jié)。但他強調(diào)指出：“我們在28nm FPGA中采用的已是第五代的部分重配置技術(shù)，而Altera僅是首次在其FPGA中實現(xiàn)該技術(shù)。” 和前代Virtex-6產(chǎn)品相比，全新的28nm FPGA平臺功耗降低了一半，而性能則可提高兩倍。通過選擇一個高性能低功耗的工藝技術(shù)，一個覆蓋所有產(chǎn)品系列的、統(tǒng)一的、可擴展的架構(gòu)，以及創(chuàng)新的工具，賽靈思將最大限度地發(fā)揮28納米技術(shù)的價值，為客戶提供具備ASIC級功能的FPGA，以滿足其成本和功耗預(yù)算的需求。同時還能通過簡單的設(shè)計移植和IP再利用，大幅提升設(shè)計人員的生產(chǎn)力。 湯立人表示，為了解決未來高帶寬有線接入應(yīng)用帶來的互聯(lián)層面上的系統(tǒng)性能瓶頸問題，28nm超高端FPGA將提供業(yè)界最高性能的接口，以充分滿足客戶對高帶寬芯片間、板間和設(shè)備間互聯(lián)的需求。 他說，單個28nm超高端FPGA可以實現(xiàn)1Tbps高端交換結(jié)構(gòu)或400G OTN線路接入卡，而現(xiàn)有的FPGA容量和IO帶寬必須增加2倍才能實現(xiàn)這一集成的解決方案。 目前，過高的ASIC設(shè)計和制造成本、快速演化的相關(guān)標準、縮減物料清單以及對軟硬件可編程性的需求，與當前經(jīng)濟不景氣且員工數(shù)量減少的狀況相互交織，令當前的現(xiàn)實環(huán)境雪上加霜，迫使電子產(chǎn)品設(shè)計人員必須逐步把FPGA用作ASIC和ASSP的替代方案。賽靈思將上述各種趨勢的互相交織，視為可編程技術(shù)勢在必行的重要驅(qū)動因素。 {pagination} 同時，功耗管理及其對系統(tǒng)成本和性能的影響也是當前電子系統(tǒng)設(shè)計人員和制造商所首要關(guān)注的問題。隨著競爭日益激烈，盡力降低功耗、加強對熱耗散的有效管理、并同時在由價格和性能驅(qū)動的功能方面保持領(lǐng)先等更加不可或缺。 賽靈思可編程平臺開發(fā)全球高級副總裁 Victor Peng 指出：“在28納米這個節(jié)點上，靜態(tài)功耗是器件總功耗的重要組成部分，有時甚至是決定性的因素。由于提高可用系統(tǒng)性能和功能的關(guān)鍵在于控制功耗，因此為了實現(xiàn)最高功效，首先必須選用適合的工藝技術(shù)。我們選擇了臺灣半導(dǎo)體制造有限公司TSMC和三星(Samsung)的高介電層/金屬閘 (HKMG，high-k metal gate)高性能低功耗工藝技術(shù)，以使新一代FPGA能最大限度地降低靜態(tài)功耗，確保發(fā)揮28納米技術(shù)所帶來的最佳性能和功能優(yōu)勢?！? 保障 IP 和設(shè)計投資 工具的改善再加之統(tǒng)一的 ASMBL 架構(gòu)可提高效率，進而減少對設(shè)計方案的修改需求，調(diào)節(jié)高性能和低成本器件之間的轉(zhuǎn)換，并在Spartan-6和Virtex-6 FPGA 客戶今后開發(fā)新一代產(chǎn)品時簡化其設(shè)計方案的移植。 統(tǒng)一的架構(gòu)可使賽靈思得以實現(xiàn)其“可插接式IP”的愿景，從而幫助客戶保障其 IP 投資，并更方便地推出滿足多種終端市場需求的產(chǎn)品系列。可插接 IP 和架構(gòu)統(tǒng)一還能通過降低 IP 開發(fā)成本創(chuàng)建規(guī)模更大、響應(yīng)性更強的業(yè)界集群，最終支持賽靈思通過目標設(shè)計平臺加速創(chuàng)新和降低開發(fā)成本的戰(zhàn)略。 為支持 IP 模塊的互聯(lián)和嵌入式系統(tǒng)的構(gòu)建，賽靈思于2009年10月宣布與ARM合作開發(fā)新一代 AMBA AXI規(guī)范且擴展支持 FPGA 實施方案，這將為軟硬件設(shè)計人員提供經(jīng)實踐檢驗、廣泛采用的標準，進一步推進 IP 的開發(fā)和重用。 加速平臺發(fā)展，推動可編程技術(shù)勢在必行之發(fā)展趨勢 隨著ASIC和ASSP變得只適用于那些最大批量規(guī)模的應(yīng)用，賽靈思積極致力于的降低總功耗的努力，在全面發(fā)掘 FPGA 的可用潛力以幫助系統(tǒng)支持多種應(yīng)用方面就越發(fā)重要。例如，便攜式醫(yī)療設(shè)備需要降低價格、縮減尺寸、降低靜態(tài)功耗以支持電池供電操作，同時還要減少熱耗散以便滿足航空航天和國防領(lǐng)域在高性能計算、電子戰(zhàn)和雷達系統(tǒng)方面較高的性能需求。而太空與國防領(lǐng)域的應(yīng)用則需要借助降低散熱來提升性能，讓電子作戰(zhàn)與雷達系統(tǒng)具備更高性能的運算能力。 全新硅器件和開發(fā)工具將構(gòu)成賽靈思和第三方合作伙伴共同推出的新一代目標設(shè)計平臺的基礎(chǔ)平臺，并將提供只有借助賽靈思的工藝技術(shù)、架構(gòu)和工具創(chuàng)新才能實現(xiàn)的“超高端 FPGA”。 超高端 FPGA 集成了較高的串行 I/O 帶寬，邏輯密度比目前高端 FPGA 的邏輯密度高一倍多，而且采用高帶寬接口支持新一代存儲技術(shù)。這樣，電信系統(tǒng)開發(fā)人員就能用它來替代單個大型 ASIC 或 ASSP 芯片組，滿足以下應(yīng)用的需求： ·電信系統(tǒng)的高端 Tb 級交換結(jié)構(gòu)：超高端 FPGA 可通過集成全球最高帶寬的串行 I/O 來支持 1Tbps 全雙工交換機的單芯片實施方案，其邏輯密度比目前的 FPGA 翻了一番，而且高帶寬接口可支持新一代存儲技術(shù)以最終取代單個大型 ASIC 或ASSP 芯片組。 ·400G 光傳輸網(wǎng)絡(luò) (OTN) 線路卡：單部超高端 FPGA 所執(zhí)行的帶寬足以支持多個 40G 或 100G 單芯片實施方案以替代線路卡上的多個ASSP。 供貨情況 建立在臺灣半導(dǎo)體制造有限公司(TSMC)三星(Samsung)代工高性能低功耗高介電層/金屬閘 28納米工藝技術(shù)之上的技術(shù)的初始器件將于 2010 年第四季度上市，并將于同年 6 月提供 ISE 設(shè)計套件初期工具支持。