伴隨著來自消費(fèi)電子、計(jì)算、網(wǎng)絡(luò)與存儲(chǔ)等應(yīng)用領(lǐng)域的高速串行數(shù)據(jù)業(yè)務(wù)激增，新的串行總線架構(gòu)如PCI-Express 3、SATA 6Gb/s、超高速USB、HDMI、DisplayPort和以太網(wǎng)等所帶來的數(shù)據(jù)處理量比幾年前高出好幾個(gè)數(shù)量級(jí)，元器件之間或內(nèi)部傳輸?shù)臄?shù)據(jù)速度更是從3Gbps一路飆升至12Gbps。 串行總線技術(shù)的進(jìn)步又將新的問題擺在了系統(tǒng)開發(fā)人員的面前：更高的數(shù)據(jù)速率就意味著更小的余量，而更小的余量要求更高精度的測(cè)試工具和探接手段；同時(shí)它也使得信號(hào)特點(diǎn)變得更加復(fù)雜，發(fā)射機(jī)、接收機(jī)和互聯(lián)之間的相互依賴程度提高。除此之外，如何保障傳輸質(zhì)量、更精確地進(jìn)行信號(hào)分析以及保持信號(hào)完整性等多方面的問題，也使得傳統(tǒng)的測(cè)試測(cè)量廠商面臨全新的挑戰(zhàn)。 “在整個(gè)生態(tài)系統(tǒng)中，用戶面臨的挑戰(zhàn)是如何將下一代高速數(shù)字接口設(shè)計(jì)得更強(qiáng)大，速度更快；然而對(duì)高速數(shù)字設(shè)備物理層的測(cè)試而言，卻需要更加簡(jiǎn)單和具有成本效益的測(cè)量手段?！卑步輦惪萍假Y深數(shù)字測(cè)試技術(shù)市場(chǎng)工程師冀衛(wèi)東表示。他認(rèn)為，從技術(shù)層面來看，由于兼容性測(cè)試目前已經(jīng)變成強(qiáng)制性標(biāo)準(zhǔn)，而且在內(nèi)存和CPU接口中使用向前時(shí)鐘架構(gòu)時(shí)往往會(huì)造成新的SI和抖動(dòng)問題，因此下一代高速數(shù)字收發(fā)器在以5-8Gbps這樣高速的速率傳輸數(shù)據(jù)時(shí)，往往都需要信號(hào)完整性和抖動(dòng)測(cè)試以確保穩(wěn)健的設(shè)計(jì)。 該公司日前向外界展示了針對(duì)PCIe2.0標(biāo)準(zhǔn)從物理層到數(shù)據(jù)鏈路層，再到傳輸層的完整驗(yàn)證解決方案。據(jù)冀衛(wèi)東介紹，對(duì)物理層進(jìn)行測(cè)量可確保頻率和電壓擺幅等基本參數(shù)符合標(biāo)準(zhǔn)，從而確保PCIe設(shè)備間的正常通信；而對(duì)諸如抖動(dòng)分析或抖動(dòng)容限等參數(shù)的測(cè)量，則是確保設(shè)備間能夠在更長(zhǎng)的時(shí)間周期內(nèi)可靠傳輸數(shù)據(jù)位和字節(jié)。 驗(yàn)證的第二步主要是保證數(shù)據(jù)包在總線上的正確傳輸，并且能夠恢復(fù)任何被毀壞的數(shù)據(jù)(例如流量的生成和錯(cuò)誤的插入)，最后是對(duì)傳輸層的驗(yàn)證，確保在傳輸層兩個(gè)設(shè)備之間正確地交換通信數(shù)據(jù)包，以滿足應(yīng)用需求。傳輸層測(cè)試包括性能測(cè)試和功能測(cè)試：性能測(cè)試可以確?？偩€能夠獲得最大總線帶寬和最小總線等待時(shí)間，而功能測(cè)試則使傳輸層能夠恰當(dāng)?shù)靥幚砜赡艹霈F(xiàn)的任何誤碼。 之前的PCIe1.0a和PCIe1.1標(biāo)準(zhǔn)都屬于多路2.5GT/s串行接口，2007年P(guān)CIe 2.0標(biāo)準(zhǔn)將該性能提高了一倍，達(dá)到了5.0GT/s。為了向PCIe系統(tǒng)和設(shè)備設(shè)計(jì)人員提供更可靠的系統(tǒng)，并確保這些系統(tǒng)能夠與相關(guān)PCIe設(shè)備實(shí)現(xiàn)互通，安捷倫還推出了在線誤碼注入工具(Jammer)，用于進(jìn)行PCIe協(xié)議測(cè)試。